Re: [VHDL] Warning étrange avec Vivado

JKB wrote:

Le 10-07-2024, JKB <JKB@hilbert.invalid> a écrit :

Bonjour à tous,
>
Je ne sais pas s'il y a ici des gens qui pratiquent le VHDL
(AMD/Vivado).
>
Dans une entité d'un gros projet, je me prends des warnings :
"registre machin has not asynchronous reset."
>
Le code est ici : ftp://newton.systella.fr/63F52.vhd
>
Les warnings apparaissent si la partie slave est compilée (entre les
lignes 463 et 501 :
>
RX_BUFFER_reg does not have asynchronous reset.
Même chose pour RX_REG_reg, SIGNAL_DATA_READY_reg et TX_BUFFER_reg.
>
Sauf erreur de ma part, ligne 377, j'ai bien un reset asynchrone.
La partie master fonctionne et a été testée. La partie slave est
peut-être erronée, mais là n'est pas la question. Pourquoi ces
quatre warnings.
>
J'ai regardé le schéma généré après élaboration, je comprends encore
moins puisque le reset est généré depuis une bascule asynchrone.

  Bon, je me réponds à moi-même.
  Vivado buggué jusqu'à la moelle. Et il ne supporte pas les
subtilités sur les horloges qui passent toutes seules sur les outils

Pas clair ce que c'est "les subtilités sur les horloges".
Vu comment c'est présenté je ne peux que donner raison à Vivado.

d'Intel. Pour que le contrôleur SPI fonctionne en master et en
slave, j'ai dû le séparer en deux process (l'un pour le maître,
l'autre pour l'esclave) en routant explicitement l'horloge du slave
sur un BUFHCE.
  JKB